Wenqing's profile(:- lwqpwl :-)PhotosBlogListsMore  |  Tools Help |
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September 25 新的显示器 哇噻，K老退休之前还惦记着我们这些可怜的人们，太感人了。昨天每个mitarbeiter换了新的24寸彩显，据说我们几个新进来的还有新的电脑。现在可以边跑程序边写报告了，或者边画电路边做layout，唯一不太舒服的就是，之前我和对面的同事聊天的时候只要稍微偏一下头就可以看见对方，现在呢，要么完全站起来，要么两个人完全挪出办公桌。。。不过总得说来，爽就一个字！ July 16 任务 中午一点开始，老爷子把我们三个人的工作和研究计划谈了一下。 我的教学任务基本上是辅导冬季学期的uC和DSP的实验，那个因为考试时间是大年三十下午而让我无法实现回家过年愿望的可恶的实验。。。还不知道新教授什么时候到，走运的话能从他那边弄个新同事过来一起辅导实验，时间赶不上的话我就只能自己单枪匹马地干了。讨厌这种没有backup的感觉。 科研的任务也基本定下来了, 方向偏硬件和数字电路设计: 首先是接手CENELEC Modem，完善设计，现场测试，功能验证。感觉老爷子的愿望之一就是争取在下一个技术革新来临之前把它投到市场上去。 然后是现在PLC比较热门和棘手的方向，AGC--自动增益控制。 再来呢，和我的毕业论文有关的 Kanalemulator。法国那边有些公司一直希望所里能为他们提供信道模拟器，之前所里有开发过一个，不过好像对法国人来说太复杂了，据说有天上午他们的人来所里一起调好了参数，然后带回去用，第二天就打电话过来说用不了了 。。。。 这次我的这个版本不知道能不能吸引他们投更多的欧元过来。不过不管怎么样，感觉老爷子对这个版本比较满意，让我接着完善，全面的测试好了之后就进行小批量的生产。 有挑战，也有很多机会，我喜欢！ 接下来要做的事情呢，找师兄移交实验的东西，我自己也熟悉一下实验的内容。 科研方面先花几个月时间看资料入门，有了基础之后再看看能不能有什么意外的火花窜出来。。。 July 07 答辩前夕暗爽 离答辩的日子越来越近，虽然PPT还没有完全做好，从时间上来看大有火烧眉毛之急，不过，回家之后居然莫名其妙地暗爽起来。做完报告，交完论文，可爱的日子就来了。 多谢姐姐和朋友们的帮忙，上个礼拜比较顺利地找到了一个心怡的小窝，设计布置新家会是一个让人开心的过程; 护照快到期了，去法兰克福的路上会是一个让人愉快的旅程; 有空去拜访亚琛的老朋友们，还要去凯泽斯劳滕找小段夫妇玩，会友向远方去，不亦乐乎？ 开始工作后，老爷子肯定会给一些很有挑战性的任务布置下来，刺激，兴奋！ 慢慢地做好准备，有机会接妈妈和小妹过来度假，这会是一个成熟和充实的实践！ 忙完这段时间，又能潜伏下来从容地准备下一个未知的惊喜，这样的生活，简直是完美。 不让我暗爽？你想怎样！ 只是，有人就要离开卡城，将近半年或者更久不能碰见，很有些伤感 。。。 March 19 佩服教授昨天下午，Betreuer说教授有个besprechung， 让我一起来，我欣然答应; 早上起晚了，没有来得及吃早餐，赶到所里正好十点钟; Betreuer他们都带着笔和纸，很是认真的说。本来想回去搞个本子什么的做做样子，却发现教授已经冲我们打招呼了，没有办法，只有硬着头皮坐下干听; 复活节快到了，秘书给每个人发了只巧克力兔子，很是可爱的说，只是，没好意思当着大家的面吃，口水只能大口大口往肚子里咽; 教授太能聊，懂的东西太多了，从EU的合作项目到所里的工作安排，从低频电路设计到高频卫星通信，从企业的管理到系里的教学改革，从上午十点一直到下午两点。很佩服教授见识广博，治学严谨，思维活跃，体力充沛！ 很惭愧的是，整整四个小时，我只能听懂两个小时，部分是语言的原因，更重要的是专业知识的匮乏。更惭愧的是，众耳睽睽之下，我的肚子居然咕噜咕噜地叫起来，还不止一次。。。 结论一，多看书，狂补专业知识; 结论二，下次开会之前一定要吃饱喝足。 February 23 唉，这世界怎么了乌鸦啃香肠,香; 小狗戴耳环，靓; 明星公照私罩网上传，尺度大胆; 土耳奇跑到伊拉克跟自己人打战，流氓; 感叹感叹，世界变了样，老子的路在何方? 废话，路在脚下， 走自己的路，让人家说去吧，别慌!!!! January 13 开始啦，哈哈下个礼拜一论文要正式注册了，Michael把题目给我看了看，听起来好像很酷的样子，于是欣然接受，只是，当时给的题目是德语的，而我要用英文写论文，所以下个礼拜还要翻译一下。 之后的半年里大部分时间就在所里了，所以把热水壶，咖啡，茶啊什么的都搬过来了，主要是地方太小，不然衣柜啊，床啊什么的都想弄过来，哈哈。二所的兄弟姐妹们，欢迎过来pause啊，看书看累了就一起喝喝茶聊聊天扯扯八卦什么的，其乐无穷啊。 November 27 DADADADAMichael发来HSMC的说明，并且告诉我，我的电脑准备好了。 很感激，这份说明我找了快两个礼拜了，还是他信息灵通。 很激动，下个月就开始DA了。。。加油加油加油！ 哇哈哈哈哈哈 November 17 Emulator应Timo 的要求，16号中午在Emulator系统里面增加了高频周期脉冲噪声产生功能。
在典型的PLC环境下，除了由电网带来的50或者100Hz的脉冲噪声之外，还有频率介于50k至200kHz的高频脉冲。它们的来源我还不太清楚，不过对于Emulator的完整性来说是很重要的。由于FPGA设计的层次很不错，模块复用的特征也很明显，加上MATLAB GUI设计的便捷，程序修改以及调试过程在2个小时之内结束。现在越来越感觉到系统层次结构的重要性，能实现预定功能的系统方案可能有很多种，只有在可扩展性方面也占有优势的才能说是成功的方案。 November 14 Channel Emulator2007/11/07
Emulator手动控制模式差不多好了。
FPGA方面，我对结构进行了重新的设计，现在层次更加清晰，更加适合扩展升级。硬件电路方面，问题主要是放大电路，阻抗匹配，数字信号输出驱动电路，接地也出现了问题。 2007/11/14
Emulator任务结束。
上个礼拜完成了手动模式，各个组件能通过电路上的按钮和poti进行控制。到今天为止，通过PC进行控制的模式也完成了。FPGA里面加了RS232的接收以及相应的命令解码模块。此外我还做了一个MATLAB的GUI，用户通过点击GUI上的按钮或者输入相应的值就能对Emulator进行控制，相当方便，大家挺满意。这已经是很傻瓜型了，如果谁还用不来，我真的会无语。 小结一下Emulator的工作:
2007/10/18 接收Emulator，当时状态是，用Timo的话来说，完全不能用，硬件有问题，FPGA设计得也很糟糕。。。， 当时我无语，之前那些人是怎么毕业的啊？
2007/10/29 BMS归来，BMS Modem 任务结束，开始分析Emulator。
2007/10/30 - 2007/11/06， 修改电路，重新设计FPGA。
2007/11/07 手动控制模式初步实现。
2007/11/08 增加 Narrowband Noise 模块。
2007/11/08 - 2007/11/13 实现PC控制模式。
2007/11/14 正式把Emulator交给Martin和Mattias使用。当前的状态是:
1）Impedance控制: 手动模式下，通过按键能把Emulator的输入阻抗设定在5个不同的电阻值（单位为欧姆）: 100，50，20，3.4, 2.1; PC控制模式下，输入阻抗能被设定为从100欧姆到2欧姆的12个阻抗值。
2）Attenuation控制: Attenuation是通过digital potentialmeter实现的。两种模式下，0-255 共256个输出级别能随意设定。板上共有两个digital potentialmeter， 之前的人打算实现两个级别的Attenuation，和其他几个人商量之后达成共识，其实一个就够用了。
3）Generation of Backgound Noise: 两种模式下，9个输出幅值级别随意控制。
4）Generation of Periodical Impulses: 两种模式下，一个周期中能同时产生三个不同的Periodical Impulses。其幅值大小，Pulse width 以及前后两个impulse 之间的距离能在一定的范围内方便地被设定。
5）Generation of Aperiodical Impulse: 两种模式下，9个幅值级别随意控制。
6）Generation of Narrowband Noise: 两种模式下，1-99kHz地正弦信号，9个输出幅值级别。该正弦信号的频率可以为单一值，也可以以一定的速度改变。改变的范围由F_lower, F_upper两个值决定。比如说，如果F_lower为1kHz, F_upper为50kHz，那么正弦信号的频率可以从1kHz线性增加到99kHz，达到99kHz之后又线性减小到1kHz，如此往复。
以上噪声可以单独存在或者于其他噪声叠加。差不多够能模拟PLC环境下的绝大多数噪声种类，阻抗以及衰减了。
October 29 Becker Mining 归来BMS项目正式结束，BM的人正式接收了Modem，（会不会用就不清楚了，呵呵）。 相对与上次，这次来的人多了一些，BM创始人的儿子也来了，挺会搞笑的一个中年人。他们还专门搞了酒来意思意思。才发现我的酒量不行，一杯下肚就开始头疼，唉。
BM的人还挺客气的，临走之前还给每个人一个512MB的优盘。
从今天开始彻底放下BMS的东西，开始有关CAN bus的东西。 October 26 新任务今天接到新任务，实现机器人手臂tactile sensor 的控制器通过CAN 接口与PC通信，很对我胃口嘛，呵呵。头赶着去美国开会，没有太多时间仔细描述任务的细节，给我一些资料让我先自己熟悉熟悉。好，有搞头，我喜欢。 October 21 2007-10-18 PLC Emulator2007-10-18
上午和JS终于把ipr的测试平台弄好，接下来可以接手近场传感器的任务了;
下午去iiit被告知ISVS拿到1.0，一阵暗爽，大学的考试善终了，呵呵呵呵。
Timo和Thilo在我复习考试期间把Modem放到cable上去测试了，据说效果很不错。同样是那捆500米的cable，上次我和Thilo测的时候发现有大概有20dB的衰减，这次老头子给了一个阻抗匹配的器件之后他们才测，发现衰减小到3dB，这么看来上次是因为输入输出的阻抗没有和cable的特征阻抗匹配好。这一下终于安心了，BMS Modem的这个项目算是真正地告一段落。不过我对阻抗匹配的东西一直没有理解好，改天要向老头子当面请教清楚。
新任务是--Hardware Emulator。Emulator是个什么东西啊，在我们这里是一个PLC信道的硬件模拟环境。和simulink里的信道模拟类似，它可以仿真出PLC信道的特性，产生各种类型的干扰。不同点就是，simulink是纯软件环境的模拟，它的发送端，接收端，信道都建立在软件层面的模拟。而Emulator则已经是一个信道模型的硬件实现，进过合适的参数设置它能具有真实信道的特性，比如衰减，扭曲，各种干扰和噪声。它可以和真实的发送端，接收端相连接来进行类似真实环境的通信。这个东西还是很有用的，它可以一定程度和一段时间内取代真实的通信线路，能大大加速通信系统的设计速度，给硬件的开发和测试带来很多便利。据说英国的几个公司和研究所对此比较感兴趣。
该Emulator主要由两个部分组成，第一是噪声发生器，第二是阻抗配置电路。以FPGA为首数字电路负责产生各种的噪声，用户通过电路上的按钮来选择产生需要的噪声或者噪声组合。阻抗配置的任务由一个模拟电路实现，用来模拟信道的衰减，反射等等。现在的状况是，噪声发生器的硬件电路已经存在，有人对FPGA行过编程，不过不能用！ 阻抗配置电路也做好了，不过能不能用，还不确定。我的任务就是在最短时间之内把这两个部分弄好，确保整个Emulator能正常工作。有意思，有搞头。 October 02 上线测试终于上限测试了。上次Timo带我们去仓库看BM给的那500M cable， 我考，那个叫粗啊，2根主线，2根备用线，多层屏蔽。主线比我的手指头还粗，屏蔽的金属网可以去捞鲸鱼。整个cable估计要用起重机才能卸车。 记得当时去找Werkstatt的师傅帮忙做cable的接口，他吃惊地差点没有把老牙磕掉。锡焊用的加热柄跟奥运火炬一样，以前焊器件的时候用惯了绣花针一样的小家伙，看到这个monster 我差点没有把小牙磕掉。 接口搞好了之后就和Thilo扛着两台本本，一台示波器，一台大电源，还有一个装小东西的大金属箱。不知道内情的人还以为我们去搞爆破。Modem一上线我们就立刻确定肯定不能通信，2.5V的信号从这一头发出去，在另外一头就只有200mV，搞什么搞啊！回去先搞放大电路去！ September 30 地狱般的日子啊两个礼拜地狱般的日子终于结束了！ 原来以为老头子那边通过了就可以轻松一会儿，可以一边准备考试，一边和 Thilo 一起测试新的AFE，然后上线路测试，去公司验收。。。没想到啊，两个礼拜之前来了新通知，要求整个项目的documentation一并和硬件带到公司去。时间还真的紧迫，老头子把另外两个博士生Johannes和Michael派过来，Timo的另外一个Hiwi Martin 也过来帮忙写。周三下午开会讨论分配任务，第二个礼拜周二要给初稿，三天后的周五再开会纠正初稿的错误，第三个个礼拜把资料整合交给老头子看。 于是问题就集中到Thilo和我身上了。我今年1月份的时候作为Hiwi从大熊手上接下这个题目。当时程序有不少错误，数字层面的simulation都不成功，所以重新对整个设计进行分析，对模块设计上和程序里的错误进行纠正。到数字层面的simulation成功的时候，整个东西差不多重新设计了一遍。难怪大熊的论文被人说是垃圾了。拿到 anlog front-end的板子后比较顺利地实现了基带的通信。之后Thilo加入进来，他的学位论文的内容就是和我一起把基带通信移到4MHz上去，实现在那个中心频率上的通信。 Timo在这个时候开个学位论文的题目让Thilo加入进来的想法是可以理解的。据说以前有个俄罗斯学生一直在老头子这边做了五年的Hiwi，走得时候居然没有留下任何documentation，老头子不太爽。即使是他做了很多事情，没有任何说明资料的话，人家后面的人没办法接着做。然后老头子就让他写，那个时候他已经找到工作了，哪里有时间和心思写啊，到最后交任务的时候说是电脑坏了，里面的东西全没有了。大家当然是很不爽，于是这次吸取教训，项目结束之前专门开一个学位论文题目出来写docu。呵呵，他们可能也是怕我完成任务之后一走了之吧，因为没有硬性规定说Hiwi必须要写docu，而学位论文本身就是一种很理想的docu。我还没有那么快做学位论文，所以他们就把题目开出去了。 说老实话，我不是那种做事不负责任人。完成任务之后写documentation是一件对人对己都很重要的事情。一方面，如果你没有写docu，你走了之后接着做的人首先要花很多的时间去理解你之前做的东西，这本身就是一种不小的浪费。大熊的程序里没有任何注解，我花了N多的时间去看，边看边骂，后来实在受不了，自己重新写；另外一方面，没有docu你就没有办法证明你自己做了什么东西。什么事情都没做的人很难写出什么东西，换而言之，既然你做了很多东西，那么就应该能写出很好的docu。光是口头上说你做了这个做了那个，没有白纸黑字很难令人信服，也容易给一些不要脸的小人钻空子，以前不是说国内一个医学专家爆料美国教授剽窃他的成果么，因为自己事先没有发表相关论文，没有办法有力地证明东西是自己做的，所以好像现在就那么不了了之了；适当的时候写docu进行小结还能加深你对自己所作事情的理解，能帮助自己优化之前的成果，能帮助自己更好地积累经验总结教训。 接收端的那个mixer给我们带来了不少麻烦。我们在数字层面尝试了不少点子都没有什么效果，最后认同了我提出的移频方案，并且对模拟电路进行了相应的改动。现在通信大体实现了，不过还没有来得及写相关的docu。写docu的时间紧迫，而其他人只有在我们docu的基础上才能开始工作，我们的压力真的不小。 Thilo要写的docu主要在理论和系统层面上，比如通信的波特率，硬件的功耗。因为他用eagle改动了模拟电路的Layout，所以还要写相关的注释。我的任务则是所有数字层面的设计-- FPGA的所有模块要写说明，所有的VHDL程序要写注解，重新设计的那个同步的模块还要写理论推导。娘的，20几个模块，30多个VHDL程序。因为数字模块是我一个人做的，人家想帮忙都没办法动手，郁闷的了。还好以前养成了写注释的习惯，大部分程序已经有英文注释了。为了加快进度，我就接着用英文写，之后由 Michael和Johannes翻译成德语。 当下棘手的东西除了docu之外还有系统本身。虽然8MB的通信已经没有什么问题，可是用200MB的txt文件测试的时候就出现了89个诡异的 bit errors，我们的要求是零误码率，所以错误的原因一定要找出来，问题一定要解决掉。怎么个找啊，200M Byte的数据，用串口115200的波特率传输要7-8个小时，而且对错误的猜测有N多版本，会不会是FPGA本身不稳定，会不会是FFT MegaCore Function不稳定，会不会是电脑的串口通信不稳定，长达8个小时的通信，你能保证外界不会由干扰？有了猜测就要去证明，说得轻巧，怎么证明啊！ 我写docu的前提是正确的FPGA的设计，现在很难证明错误和FPGA里面的模块没有关系，所以对我来说，当务之急应该是找出错误，如果是FPGA设计的问题，还要马上改正。于是每天早上9点多过去，中午随便到automat上买点吃，晚上11点多回去之前开始200MB的通信测试，第二天早上9点多过去，先看看通信结果，推测错误原因，然后弄到晚上11点回家之前又开始新一轮200MB通信。。。 第一个礼拜的周五晚上没有回家，在所里搞到到周六上午9点，可是问题还是没有解决。睡了两个多小时，随便吃了一点东西，又接着弄到晚上7点多才回去。虽然那个时候仍然不知道问题出在哪里，不过回家等车的时候有个念头一闪而过，隐隐约约看到希望。周日上午10点多去所里验证想法，很忐忑不安地开始了新一轮的200M通信。回家之后，心里有种奇妙的预感，而且有了开始写docu的冲动。周一早上6点多爬起来冲到所里看结果，果然！完事了，200MB没有任何错误，想法正确，问题解决！ yes！！！ 之后第一件事情，上厕所--起床穿好衣服就冲过来了，再不去厕所的话那个玩意就要炸了; 第二件事情，等Timo来之后向他报告，免得他们的脑细胞做无谓的牺牲;第三件事情，回家接着睡，醒来之后写docu。 周一周二窝在家里写docu，周二晚上11点59分把初稿发出去，任务完成，中秋快乐！！！ 周五开会修改初稿。周六周日重复200MB测试，没有错误，提心吊胆的周末结束，万岁！！！ 下个礼拜开始复习考试！ September 12 验收了差分信号通信没有问题了，无论是300KB还是 8,3MB的txt，错误率均为零。大家开心坏了，Timo马上把老头子叫过来验收。哇，说老实话，不知道Thilo怎么想，反正我等这一刻很久了。之前不管通信怎么个误码率为零，教授不满意我都没有心情休息和准备10月份考试。 据说老头子他这两天刚刚休假回来，于是Timo就想抓紧时间向他汇报汇报。他还是那么和蔼地，很热情地向我们打招呼。不知道怎么回事，我和他接触地不多，不过每次看到他我感觉特别亲切。简单地介绍电路之后就开始演示，屏幕上接收到的数据刷刷地飞过，很像黑客帝国里面的场景。等了许久没有任何错误，老头子开始夸了，哇什么 prima， die Beste， super 啊，看上去很满意啊。直到通信结束仍然没有任何错误，他就开始和我们聊开了，让我们上线路测试，10月9号把东西带去公司演示。哦，又去公司，不错不错。上次去是给人家演示我的SA，这次要演示我们的Modem。有意思，不知道公司那边的人还记不记得我，希望这次和上一次一样顺利。 老头子他们一走，我顿时轻松很多很多，心里的大石头终于慢慢地落地了，虽然Modem还要接着上线路测试，不过好歹算是完成一个阶段的任务，踏出一个脚印了。奇怪啊，人一轻松下来倒是觉得又累又痛了，腰酸，双腿无力，我考，是不是昨晚搞得太猛了啊。不管了，咬着牙去 karstat 买烤鸡腿庆祝庆祝。。。。。 single supply op有人对发送端的电路板做了修改，出现问题: 差分输出的正信号没有问题，但是负信号定点似乎被拦腰截断了。他们搞了半天还是不知道原因，说让我分析一下。 仔细看看，他把DAC的电流输出的正负端（IOUT1 和 IOT2）分别接到一个op amp（OP1）的正负输入，正极输入同时叠加一个1V的直流做为基准电压。该op amp的输出一方面接到一个Inverting op（OP2）的负极输入，一方面经过由OP3实现的阻抗匹配器，一方面又反馈到DAC 的 RFB 管脚。 OP3的输出作为发送端的正信号，OP2的输出作为负信号。到这里还是顺理成章，让我诧异的是反相器OP2的正输入端居然也接到1V上面去了。OP2的负极输入信号幅值在0.6 和 1.4之间，而该OP是 single power supply 的模式，正输入端居然接个1V的直流做参考电压。殊不知single power supply 的Vcc 如果是正值，那该op是无法输出负值的，这样一来，原来幅值在1和1.4V之间的那部分信号就无法被1V相减以负值的形式输出，而是被输出0。我差点没有笑出来。帮忙改了反相器的参考电压之后信号果然正确输出了。 唉，要做电路设计，光会使用 Layout 软件还是不够的！ |
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